数字IC设计工程师（中端DFT）(J10248)

职位描述

中端DFT工程师

主要职责

1. RTL 输入处理与逻辑综合

 使用 EDA 工具（如 Synopsys Design Compiler、Cadence Genus）进行逻辑综合，将 RTL 转换为门级网表，同时优化面积、时序（Setup/Hold）及功耗（动态 / 静态）。

 使用physical aware/MMMC等先进综合流程不断提升芯片PPA。

2. 时序与设计约束管理

 制定并维护设计约束（SDC 文件），包括时钟定义（频率、偏差）、输入输出延迟、多模式多角落（MMMC）分析场景；

 分析时序违反（如建立时间 / 保持时间违规），通过逻辑重构、时钟树优化、单元替换（Cell Swapping）等方法完成时序收敛。

3. 测试架构设计与实现

 根据芯片规格（如逻辑、存储、接口模块需求），设计 DFT 策略（包括扫描链（Scan Chain）、内存内建自测试（MBIST）、边界扫描（JTAG/IEEE 1149.1）、逻辑 BIST、ATPG（自动测试向量生成）等）；

 优化 DFT 插入方案（如扫描链压缩、测试访问机制（TAM）设计），平衡测试覆盖率、测试时间与面积 / 功耗开销。

4. 测试向量生成与验证

 使用 ATPG 工具（如 Cadence Encounter Test、Synopsys TetraMAX）生成测试向量，确保高故障覆盖率（通常目标≥99%）；

 执行故障仿真（Stuck-at/Fault Simulation）与测试向量验证，分析未覆盖故障原因并迭代优化；

 支持量产测试程序开发（如 ATE 机台适配），优化测试流程与成本。

5. 良率分析与量产支持

分析量产测试数据（如良率损失、测试失效模式），定位 DFT 设计缺陷或测试方案不足；

 推动 DFT 设计迭代（如修复冗余测试逻辑、优化扫描链结构），提升量产良率与测试效率；

 参与失效分析（FA），结合测试结果与物理验证（如 EM/DRC）定位芯片制造缺陷。

任职要求

关键技能要求

1. 工具与技术熟练程度

 精通 Synopsys Design Compiler/Cadence Genus 等逻辑综合工具，熟悉 PrimeTime（时序分析）、PrimePower（功耗分析）、Formality（形式验证）等配套工具；

 熟悉tessent/genus/DC 等DFT insertion工具和ATPG pattern generation工具，具备使用工具进行coverage/pattern count debug能力。

 掌握 Perl/Python/Tcl 等脚本语言，能够自动化综合流程、数据分析及报告生成。

2. 数字电路与设计知识

 深入理解 RTL 编码规范（如同步设计、避免锁存器、时钟树设计）及常见设计陷阱；

 熟悉时序分析理论（Setup/Hold/ATPG/OCV）、多时钟域处理（CDC）、低功耗设计技术（如多电压域、门控时钟）。

3. 半导体工艺与实现知识

 了解先进制程（如 5nm/3nm）的工艺特性（如寄生参数、漏电流、翘曲效应）对综合的影响；

 熟悉标准单元库（Standard Cell Library）特性（如驱动能力、延迟模型、功耗参数）及选择策略。

软技能

 优秀的问题解决能力，能快速定位时序 / 逻辑 / 功耗问题并提出优化方案；

 良好的跨团队协作能力（与前端设计、后端、验证、DFT 团队高效沟通）；

 具备技术文档编写能力（如综合策略文档、问题分析报告）。

任职要求

 电子工程、微电子、计算机相关专业本科及以上学历；

 3 年以上数字 IC 综合经验，有先进制程（7nm 及以下）项目经验者优先；

 熟悉数字 IC 设计全流程（RTL→综合→布局布线→流片），有完整芯片量产经验者优先；

 良好的英语读写能力（可阅读英文技术文档、参与国际团队沟通）。