硬件设计（FPGA)

职位描述

1. FPGA 逻辑设计与实现

- 负责 FPGA 端逻辑设计，使用 Verilog/VHDL 进行 RTL 编码，具备良好的模块化设计能力

- 基于 Xilinx Zynq-7020、Zynq UltraScale+ ZU15EG 等异构 SoC 平台完成 PL 端逻辑开发

- 使用 Vivado 开发套件完成 Block Design、IP 核集成与自定义 AXI 外设开发

- 实现 AXI 总线协议（AXI-Stream、AXI-Lite、AXI-Full）的逻辑设计与互联

- 编写高质量的逻辑设计文档和接口说明

2. 时序收敛与仿真验证

- 完成时序约束设计，确保中等复杂度以上设计的时序收敛

- 编写 Testbench 进行逻辑仿真验证（RTL 仿真、行为级仿真）

- 使用 ILA（Integrated Logic Analyzer）进行板上逻辑调试

- 完成跨时钟域处理与异步 FIFO 设计

- 记录时序收敛与仿真验证过程中的问题和解决过程

3. 高速接口逻辑与系统联调

- 实现高速接口的 FPGA 侧逻辑（SRIO、PCIe Gen2/3、DDR3/4 控制器等）

- 实现 VPX/VME 背板系统的高速互连逻辑、多槽位时钟分配与系统管理

- 完成 PL-PS 协同开发，与嵌入式软件工程师进行系统级联调

- 实现图像传感器（sCMOS/CCD）或高速 ADC/DAC 接口逻辑

- 参与软硬件联合调试，配合硬件工程师完成板级验证

4. AI 辅助设计

- 使用 AI 辅助工具进行 RTL 代码生成和仿真脚本编写

- 审核 AI 生成的逻辑代码，确保代码质量、时序和架构一致性

- 编写和优化 AI 提示词，提高 FPGA 设计效率和准确性

- 使用 AI 辅助时序分析报告解读和模块文档自动生成

5. 设计质量保障

- 参与逻辑设计评审（RTL 代码评审、时序方案评审）

- 使用 Python/Tcl 编写自动化仿真和调试脚本

- 编写和维护逻辑设计文档、接口规范和测试报告

- 建立 FPGA 设计规范和 IP 复用库

任职要求

1.2年以上 FPGA 逻辑开发经验,有 Xilinx FPGA 器件开发经验，具备中等复杂度以上的独立设计能力;

2.精通 Verilog/VHDL,具备良好的 RTL 编码风格和模块化设计能力，有逻辑仿真经验;

3.熟练使用 Vivado,熟练使用 Vivado 开发套件，能独立完成时序约束设计和时序收敛;

4.熟悉 AXI 总线协议,有 AXI-Stream、AXI-Lite、AXI-Full 及自定义 AXI 外设开发经验，熟悉 Block Design 与 IP 核集成;

5.有高速接口逻辑实现经验,有 SRIO、PCIe、DDR3/4 等至少一类高速接口的 FPGA 侧逻辑实现与调试经验;

6.有逻辑仿真与调试经验,能编写 Testbench 进行仿真验证，熟练使用 ILA 进行板上调试;

7.有 AI 辅助设计经验,有使用 AI 工具进行 RTL 代码生成、仿真脚本编写或时序分析辅助的实际经验。