资深数字后端工程师

职位描述

1.主导芯片后端全流程开发，包括但不限于：

o综合（Synthesis）

o布局布线（Place & Route, P&R）

o时钟树综合（CTS）

o时序收敛（Timing Closure）

o功耗优化（Power Integrity）

o物理验证（DRC/LVS/ERC/ANT）

o可制造性设计（DFM）

2.确保芯片PPA（性能、功耗、面积）最优，并满足高可靠性要求（如信号完整性SI、电迁移EM、热效应等）。

3.搭建和优化后端设计流程，提升团队效率，确保高质量交付。

4.解决复杂时序问题，包括跨时钟域（CDC）、OCV/AOCV/POCV分析、高频时钟树优化，精通SDC约束编写及时序例外（False Path/Multicycle Path）处理。

5.低功耗设计优化，熟悉UPF/CPF流程，优化动态/静态功耗。

6.与前端设计、验证、封装测试团队紧密协作，确保芯片一次性流片成功。

任职要求

1. 10年以上数字后端设计经验。

2. 能够主导芯片后端设计流程，包括综合、布局布线（Place & Route）、时钟树综合（CTS）、时序收敛（Timing Closure）、功耗优化（Power Integrity）、物理验证（DRC/LVS）等。

3. 确保芯片在PPA（Performance, Power, Area）和可靠性（Reliability）方面达到设计指标。

4. 确保DRC/LVS/ERC/ANT规则100%通过，熟悉DFM（可制造性设计）规则。解决信号完整性（SI）、电迁移（EM）、热效应等可靠性问题。

5. 优秀的脚本开发能力和后端全流程环境搭建能力。

6. 精通后端全流程工具（如Innovus/ICC2, PrimeTime, StarRC, Calibre等）。

7. 能解决复杂时序问题（如跨时钟域、OCV/AOCV/POCV分析、高频时钟树优化）。精通SDC约束编写和时序例外（False Path/Multicycle Path）处理。

8. 深入理解低功耗设计方法（UPF/CPF），熟悉功耗仿真流程。