数字后端设计工程师

职位描述

1.主导芯片后端全流程开发，包括但不限于：

o综合（Synthesis）

o布局布线（Place & Route, P&R）

o时钟树综合（CTS）

o时序收敛（Timing Closure）

o功耗优化（Power Integrity）

o物理验证（DRC/LVS/ERC/ANT）

o可制造性设计（DFM）

2.确保芯片PPA（性能、功耗、面积）最优，并满足高可靠性要求（如信号完整性SI、电迁移EM、热效应等）。

3.搭建和优化后端设计流程，提升团队效率，确保高质量交付。

4.解决复杂时序问题，包括跨时钟域（CDC）、OCV/AOCV/POCV分析、高频时钟树优化，精通SDC约束编写及时序例外（False Path/Multicycle Path）处理。

5.低功耗设计优化，熟悉UPF/CPF流程，优化动态/静态功耗。

6.与前端设计、验证、封装测试团队紧密协作，确保芯片一次性流片成功。

任职要求

1.本科及以上学历

2.6年及以上数字后端设计经验，具备独立承担全芯片后端开发的能力。

3.精通后端全流程工具，包括但不限于：

布局布线：Cadence Innovus / Synopsys ICC2

时序分析：PrimeTime

寄生参数提取：StarRC

物理验证：Calibre

4.优秀的脚本能力（Tcl/Python/Perl等），能优化流程、提升自动化水平。

5. 熟悉DFM规则，确保芯片可制造性，解决信号完整性（SI）、电迁移（EM）等问题。

6.具备低功耗设计经验（UPF/CPF），熟悉功耗仿真流程。