数字中端工程师（STA/SDC方向）

职位描述

岗位职责

1. 负责芯片中端全流程：逻辑综合(Synthesis)、形式验证(Formal)、静态时序分析(STA)、低功耗设计(UPF/CPF)、时序收敛、SDC/UPF编写与检查、ECO。

2. 制定与优化时序约束(SDC)，处理时钟/复位/例外，保障时序质量。

3. 负责低功耗设计与验证，完成功耗分析、优化与Sign-off 。

4. 作为前端与后端桥梁，协同前端优化RTL、指导后端布局/CTS/时序收敛。

5. 开发Tcl/Python/Perl脚本，实现流程自动化、提升效率。

6. 解决中端关键问题：时序违例、功耗超标、形式验证失败、低功耗验证不通过等。

7. 参与DFT/CDC/Lint检查，保障设计健壮性。

8. 输出技术文档、沉淀方法学，支持团队能力提升。

任职要求

1. 专业技能（核心）

- 精通中端流程：综合(DC/Genus)、形式验证(Formality/Conformal)、STA(PrimeTime)、低功耗(UPF/CPF)。

- 熟练编写/优化SDC，精通时序分析、时序收敛、例外处理。

- 掌握低功耗设计方法（多电压域、电源门控、时钟门控），熟悉UPF/CPF流程 。

- 熟悉Verilog/SystemVerilog，能读懂RTL、定位设计问题 。

- 熟练使用Tcl/Python/Perl做脚本开发与流程自动化。

- 了解数字IC全流程（前端→中端→后端→流片），熟悉先进工艺（12nm/7nm/5nm）优先。

2. 经验要求

- 3年以上中端实现/STA/综合经验；量产流片经验优先 。

- 资深岗要求5年以上，主导过SoC/AI/GPU/MCU等复杂芯片中端全流程。

3. 软技能

- 良好沟通、跨团队协作（前端/后端/DFT）。

- 问题分析与Debug能力强，抗压、结果导向。

4、加分项

- 先进工艺（7nm/5nm）量产经验。

- 低功耗/高速接口（DDR/PCIe）/DFT/CDC专项经验。

- 大型AI/GPU/车规芯片中端实现经验。

- 流程平台化、工具二次开发能力。