DDR 集成设计工程师(J11027)

职位描述

1.负责 SoC 中 DDR 子系统的设计、集成与调试，包括 DDR Controller、PHY 及相关子模块的系统级集成。

2.主导或参与 DDR bring‑up 全流程，覆盖仿真、FPGA/EMU 验证、硅后调试等阶段，定位并解决功能与性能问题。

3.参与 SoC 级性能分析与调优，围绕带宽、时延、QoS、功耗等指标，对 DDR 相关参数与架构进行优化。

4.协同前端 / 验证 / 后端团队，推动 DDR 子系统在 SoC 中的稳定落地，保障项目进度与质量。

5.参与 DDR 相关技术方案评估，支持不同业务场景（如GPU 等）对存储系统的需求。

任职要求

1.微电子、电子工程等相关专业，本科及以上学历，3年以上芯片前端设计经验，有完整DDR流片量产经验优先。

2.精通 Verilog/SystemVerilog，熟悉 SoC 顶层集成流程，熟悉 AXI/AHB/APB 等片上总线。

3.熟悉时钟复位架构、跨时钟域处理、时序分析与时序收敛，熟练使用 VCS、Verdi、DC、PT、VC‑spyglass 等 EDA 工具。

4.具备独立定位解决时序、协议交互、高速传输等复杂问题的能力。