SoC芯片前端设计工程师(J11056)

职位描述

核心职责

1.时钟设计

主导SoC芯片级时钟架构规划，制定时钟树（ClockTree）方案包括

全局时钟分布、分频/门控策略、低功耗时钟切换等。

实现DFS,DVFS,AVFS等技术的方案制定和RTL设计，支持芯片功耗优

化,解决时钟切换时的glitch,处理器的di/dt等问题。

定义时钟约束（SDC），协同后端团队实现时钟树综合与优化。

2.复位设计

负责SoC芯片的复位架构设计，包括全局复位，局部复位，多电源域复

位策略

定义复位源（上电复位，看门狗复位，软件复位等）及其优先级管理

定义复位时序约束(SDC),确保复位路径满足时序要求。

3.时钟相关IP的开发和集成

与模拟工程师合作，完成高性能PLL/DLL的架构设计和实现

集成PLL/DLL/时钟发生器（ClockGenerator）等IP

支持芯片的整个开发流程，完成RTLCoding,SDC/UPF开发，完成

LINT/CDC/RDC/GCA/CLP/FM等检查流程。

提供时钟相关的时序收敛（TimingClosure）和功耗分析支持。

任职要求

硬性条件

1.专业背景：

硕士及以上学历，微电子/电子工程/计算机专业，3年以上数字IC前端

设计经验。

至少参与过1个量产级SoC项目的时钟子系统设计（需说明工艺节点，

如7nm/12nm）。

2.技术能力：

熟悉PLL/DLL的架构设计，包括鉴相器(PD),环路滤波器(LF),压控振荡

器(VCO)等关键模块。

精通时钟域划分，熟悉常见CDC问题（如亚稳态、数据一致性）。

掌握时钟约束（SDC）编写与时序分析（STA），熟练使用PrimeTime或

Tempus。

熟悉SpyGlass,CDC,RDC,CLP或同类工具。

优先考虑

•参与过PLL/DLL/时钟发生器（ClockGenerator）等IP的开发，熟悉此类

IP的工作原理和设计要求

•熟悉时钟抖动（Jitter）建模，仿真方法和测试