并口模拟经理(J10296)

职位描述

1. 负责前沿工艺和规格 LPDDR4/5, HBM 及其他高速存储接口PHY IP进行模块级规格制定及电路设计仿真等；

2. 负责Chiplet接口模块级规格制定及电路设计仿真；

3. 与版图设计工程师进行协作并指导关键电路的版图设计；

4. 支持封装工程师进行先进封装设计及SI/PI仿真；

5. 支持硬件和测试工程师进行PCB设计及IP的bringup和debug；

6. 针对SoC架构需求对系统和性能需求进行分析并提供相应的解决方案。

任职要求

1. 电子类硕士毕业10年以上的电路设计经验，6年以上的DDR PHY设计经验。具备高速Serdes设计经验者优先；

2. 深入理解DDR等高速存储接口协议。对其他Serdes协议理解者优先；

3. 对高速电路版图的要点有深入理解，包括寄生效应，串扰隔离、供电和偏置分布等；

4. 对设计环境和EDA经验丰富，包括设计，仿真，混仿，EM等。具备FinFet设计经验者优先；

5. 熟悉电磁结构的理论和实践方面，包括传输线、螺旋电感、谐振电路等；

6. 具备较好的自驱力及团队协作能力。